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标题: 请问SYN大牛：DC综合时怎么保留顶层的电源端口？？ [打印本页]

作者: 大三 时间: 2020-3-9 16:51:17 标题: 请问SYN大牛：DC综合时怎么保留顶层的电源端口？？

数字顶层包含模拟子模塊，模拟电路的VDD,VSS PIN也连接到数字TOP的PORT，
DC综合时发现模拟电路库中VDD，VSS的TYPE是prime power，
就把这些端口干掉了，
怎么设置让他们保留？？？

万分感谢！！

作者: 若放弃 时间: 2020-3-9 16:51:22

你可以试试下面两种方法
1. 写网表时加上-pg选项，write_file -format verilog -pg ...
2. set dc_allow_rtl_pg true
希望有帮助

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